קורס Achieving Timing Closure in ALTERA FPGAs

Size: px

Start display at page:

Download "קורס Achieving Timing Closure in ALTERA FPGAs"

Alfred Patrick
6 years ago
Views:

1 קורס Achieving Timing Closure in ALTERA FPGAs תיאור הקורס קורסזהמספקאתכלהידע התיאורטיוהמעשילכתיבתאילוצימערכת לתכנוניםמגווניםברכיבי ALTERA עלמנתלעמודבדרישותהפרויקט. הקורס מעמיק מאוד ונוגע בכל אספקט של תדר, כניסות/יציאות של הרכיב, מקום, והספק, ניתוח ופתרון בעיות במסגרת הנושאים הנדרשים בפרויקטים בתעשייה. הקורס משדרג גם מהנדסים עם הרבה שנות ניסיון בתחום. הקורסמתחילבסקירתתהליךה-,STATIC TIMING ANALYSIS ממשיך בלימודמתודימעמיקשל כתיבת אילוציםלקובץ,SDC משלבכתיבהוהרצתתכניות בדיקהבכליסימולציהלאחר. P&R בנוסףהקורסמשלבדוגמאות שלתכנוניםמורכבים כמואילוציםמול רכיביזיכרוןמהירים ADC,DDR, SERDES, העברתשעוןו- DATA עםפאזהקבועהביניהם, אילוציםלמערכותמרובות שעונים, בעיות זמניםבשימוש. IP לסיום, הקורסמלמדכיצד להפיקדו"חותמתקדמים, כיצדלנתחבעיותמסוגים שוניםוכיצדלפתור אותןברמתקוד VHDL וברמתהכליםהמשולביםבתוכנת QUARTUS II הקורסמשלב 50% תיאוריהו- 50% עבודהמעשיתבכלמפגש. המעבדותמכסותאתכלהחומר התאורטיומשלבות חשיבהותכנוןדיגיטאלימעשי. אורך הקורס 4 ימים (אופציה ליום חמישי עם תרגול של פרויקט מורכב) בסיום הקורס מטרות שיושגו הכרתתהליךהתכנוןבעזרת TimeQuest.1 תפעולהכלי TimeQuest.2 יצירתקובץ SDC והפקתדו"חות 3. הכרתמושגייסודב- TimeQuest 4. כתיבתאילוציםלשעונים 5. כתיבתאילוציםל- I/O 6. כתיבת אילוציםלסיגנליםאסינכרוניים 7. כתיבתאילוצי False path ו- multicycle path.8 כתיבתאילוצים למעגליםמורכבים כתיבתאילוציםלמערכת המתממשקתלרכיביםבתדרגבוה 11. שימושמתקדםבכלי Quartus II לאופטימיזציהשלמקום, תדר וזמן 12. ניתוח בעיותופתרונןבעבודתצוות

2 מי צריך להירשם? מהנדסיFPGA בסביבתQUARTUS הרוציםלהתמקצעברמה גבוההבכתיבתאילוצים, ולנתחאת התכנוןברמההמעמיקהביותר. כלי פיתוח בקורס.1 סינטיסייזרו- route (Quartus II) Place & תכנית הלימוד Day #1 Introduction to Timing Analysis o TimeQuest tool overview o Basic steps to using TimeQuest (generate timing netlist, enter SDC constraints, update timing netlist, generate timing reports) o Using TimeQuest in Quartus II flow o Timing analysis basics (Launch Vs Latch edges, setup and hold times, data and clock arrival time, data required time, setup and hold slack analysis, I/O analysis, recovery and removal, timing models) Timing Reports o Reporting in Quartus II Vs reporting in TimeQuest o Custom, summary and diagnostic reports o Clock transfer, datasheet, Fmax reports o Slack histogram report o Detailed slack/path report, further path analysis Introduction to Timing Constraints o Importance of constraining o Enter constraints o SDC netlist terminology o Collections SDC Timing Constraints o Internal and virtual clocks o Generated clocks (inverted clocks, phase shifted clocks

3 o PLL clocks and derive_pll_clocks Altera SDC extension o Automatic clock detection and creation o Non ideal clock constraints (Jitter, latency on PCB) o Common clock path pessimism removal o Checking clock constraints o Report clocks Day #2 SDC Timing Constraints for I/O o Combinational I/O interface constraints (max & min delay constraints) o Synchronous inputs constraints (setup and hold time calculations, set_input_delay max & min, set_output_delay min& max, when to use each constraint, output pin load, signal integrity metrices) o Source synchronous interface constraints (SDR Source synchronous input center aligned, using SDC with source synchronous input, SDR source synchronous output center aligned, source synchronous edge aligned) o Checking I/O constraints (report SDC, report unconstrained path, report ignored constraint) Asynchronous Path Constraints o Asynchronous path definition o TimeQuest and asynchronous ports o Recovery and removal constraints o Externally registered asynchronous paths constraints o Internally registered asynchronous paths constraints o Checking and reporting asynchronous control constraints o Truly asynchronous control inputs o The problem with latches Timing exception o False path constraints (logic based, timing based, set_clock_groups and set_false_path commands, clock mux constraints, synchronizers constraints, FIFO constraints) o Verifying false paths and groups o Multicycle path constraints (multicycle types, multicycle setup and hold, multicycle with and without enable signal, positive clock phase shift or offset, source clock at higher frequency) o Reporting multicycles

4 o Absolute and annotated delays constraints Day #3 Application Constraints o DDR input constraints & reporting o Reset synchronizer constraints & reporting o Externally switched clocks constraints o PLL clock switchover constraints o Multiple virtual clocks in I/O constraints o I/O timing requirements Tsetup, Tco, Th o JTAG signals constraints o Tri-state outputs constraints o Input and output delays with multiple clocks o High performance FPGA PLL analysis with TimeQuest o LVDS SERDES constraints (TCCS and RSKM) o Design reuse with dynamic SDC constraints o Analyzing timing of external memory (DDR,DDR2,DDR3) o 10/100/1000 RGMII Ethernet constraints o QDRII+ SRAM constraints o ADC constraints

5 Day #4 Achieving Timing Closure o Frequency problems & solutions (long combinational path, fanout, place & route issues, global signals, synchronous vs asynchronous generated signals, pipeline) o Clock domain problems (where to place and constrain the synchronizers) o I/O problems (I/O registers, lock the delay chain settings for I/O cells, PLL shifting to meet I/O timing, slew rate) Achieving Timing Closure in Team Based Designs o Design partitioning with incremental compilation o Logic lock o Hierarchical design rules o Design space explorer o Floorplanning assignments o ECO (Engineering Change Order) o Missing timing constraints o Conflicting timing constraints o Overly restrictive location constraints Day #5 (optional) Putting All Together o During this day you will get a project with several design problems like area, timing, synchronization, power and others o Your task is to use all course material to achieve timing closure o The project makes use of the most topics discussed during the course o This is Hands On full day which gives you the confidence to analyze and solve area, timing, and power problems

Achieving Timing Closure in ALTERA FPGAs

Achieving Timing Closure in ALTERA FPGAs Course Description This course provides all necessary theoretical and practical know-how to write system timing constraints for variety designs in ALTERA FPGAs.